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查询Tags标签： dout，共有 10条记录-
动手实现深度学习（7）：基于计算图的Affine层的实现
传送门： https://www.cnblogs.com/greentomlee/p/12314064.html github: Leezhen2014: https://github.com/Leezhen2014/python_deep_learning我们已经可以实现一些简单的节点（比如， 加法，乘法等），以及 激活函数； 并且已经知道了 backward() 函数的实现的方法：只要…
2022/9/12 23:23:18 人评论 次浏览 -
动手实现深度学习（5）：计算图的实现
第三篇：基于计算图的神经网络的设计与实现 传送门： https://www.cnblogs.com/greentomlee/p/12314064.html github: Leezhen2014: https://github.com/Leezhen2014/python_deep_learning在第二篇中介绍了用数值微分的形式计算神经网络的梯度，数值微分的形式比较简单也容…
2022/9/12 23:23:14 人评论 次浏览 -
阶段2-计数器练习15
还是需两个计数器，一个变量Z，计数器加1条件改为 dout !=0，这样可以省点资源1 module cnt_test(2 clk,3 rst_n,4 en1,5 // en2,6 // en3,7 dout8 );9 10 input cl…
2022/2/19 23:42:34 人评论 次浏览 -
阶段二-计数器练习13
需用到两个计数器，cnt0计数器一轮的结束， cnt1计数循环3轮 需要三个变量x,y,z ，x: 是cnt0计数器的结束条件 ， y 是 dout变为0的条件， z 是dout要赋的值1 module cnt_test(2 clk,3 rst_n,4 en1,5 en…
2022/2/19 23:12:36 人评论 次浏览 -
计数器练习11
练习题目： 当收到en信号之后， a，隔1个时钟周期，dout输出4个高电平，然后 b，隔1个时钟周期，dout输出3个高电平，然后 c，隔1个时钟周期，dout输出2个高电平，然后 d，隔1个时钟周期，dout输出1个高电平，然后第一关键点，隔1隔时钟，dout输出 x 个高电平，需一个计数…
2022/2/9 23:17:08 人评论 次浏览 -
FPGA之FIFO详解，读写位宽不同
这篇博客里，通过两个练习来总结在FPGA设计中FIFO读写位宽不同的情况下，我们应该去如何设计时序逻辑，因为在现实工程中FIFO读写位宽不同也是经常出现的情况。 练习1设计一个模块包含读写位宽是32bit、读写深度是64的异步时钟FIFO，其中输入数据信号din和输入 数据指示信…
2022/2/9 23:14:05 人评论 次浏览 -
Verilog实例数组
编写 Verilog 代码多年，至今才无意中发现了一种奇怪的语法，估计见过的这种的写法的人，在 FPGA 开发者中不会超过 20% 吧。 直接来看代码吧。先定义了一个简单的模块，名为 mod。 module mod(input clk,input din,…
2021/8/28 23:08:00 人评论 次浏览 -
Verilog实例数组
编写 Verilog 代码多年，至今才无意中发现了一种奇怪的语法，估计见过的这种的写法的人，在 FPGA 开发者中不会超过 20% 吧。 直接来看代码吧。先定义了一个简单的模块，名为 mod。 module mod(input clk,input din,…
2021/8/28 23:08:00 人评论 次浏览 -
2021-06-30
实验步骤 1.实验目的： Verilog HDL测试模块和时序逻辑的测试模块 2.实验工具： 电脑和 modelsim软件。 3.实验过程： 第一步：打开modelsim软件。 第二步：点击“file-new-project”，建立项目名称为“work”，点击“OK”后，建立一个新的文件为实验的名称，选择“Verilo…
2021/6/30 23:22:38 人评论 次浏览 -
DL：神经网络算法简介之Affine 层的简介、使用方法、代码实现之详细攻略
DL：神经网络算法简介之Affine 层的简介、使用方法、代码实现之详细攻略目录 Affine 层的简介 批版本的Affine 层 Affine 层的使用方法 Affine 层的代码实现Affine 层的简介Affine层：神经网络的正向传播中，进行的矩阵的乘积运算，在几何学领域被称为“仿射变换”。几何中…
2021/6/15 22:26:36 人评论 次浏览
