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查询Tags标签： wire，共有 25条记录-
Verilog HDL语法基础
一个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。每个模块的内容都是嵌在module和endmodule两个语句之间…
2021/8/20 23:36:14 人评论 次浏览 -
Verilog HDL语法基础
一个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。每个模块的内容都是嵌在module和endmodule两个语句之间…
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20210803：AXI-Stream协议源码分析初探
AXI-Stream协议细读 简要说明交互握手过程简述源码分析TestBench测试写在最后参考资料简要说明 不同于AXI和AXI-lite协议，AXI-Stream协议不是基于地址的数据交互协议，如其名，数据流协议。支持多个主从端之间通过同一个通路进行交互。支持常规数据流，位置数据流，以及填…
2021/8/4 1:06:11 人评论 次浏览 -
20210803：AXI-Stream协议源码分析初探
AXI-Stream协议细读 简要说明交互握手过程简述源码分析TestBench测试写在最后参考资料简要说明 不同于AXI和AXI-lite协议，AXI-Stream协议不是基于地址的数据交互协议，如其名，数据流协议。支持多个主从端之间通过同一个通路进行交互。支持常规数据流，位置数据流，以及填…
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SDRAM接口练习4
SDRAM接口练习4 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2021/08/03 09:39:06 // Design Name: // Module Name: work_4 // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Re…
2021/8/3 23:08:02 人评论 次浏览 -
SDRAM接口练习4
SDRAM接口练习4 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2021/08/03 09:39:06 // Design Name: // Module Name: work_4 // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Re…
2021/8/3 23:08:02 人评论 次浏览 -
protobuf笔记
官网： https://developers.google.com/protocol-buffers/docs/proto3 https://developers.google.com/protocol-buffers/docs/encoding 编译安装 wget https://github.com/protocolbuffers/protobuf/archive/refs/tags/v3.17.3.tar.gz cd protobuf-3.17.3 sh ./autogen.s…
2021/7/27 6:09:08 人评论 次浏览 -
protobuf笔记
官网： https://developers.google.com/protocol-buffers/docs/proto3 https://developers.google.com/protocol-buffers/docs/encoding 编译安装 wget https://github.com/protocolbuffers/protobuf/archive/refs/tags/v3.17.3.tar.gz cd protobuf-3.17.3 sh ./autogen.s…
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整数除法verilog代码支持pipeline
在sgbm算法中用到，算是经过考验过的， 可以到我的github页面下载modelsim仿真工程 http://github.com/tishi43/divmodule div_by_shift_sum #( parameter WidthD0=64, parameter WidthD1=32, parameter WidthQ=WidthD0+WidthD1)( input wire …
2021/6/30 23:56:43 人评论 次浏览 -
HLS编程入门
目录 一、HLS简介二、入门级HLS程序（点亮led灯）(一)仿真(二)烧录一、HLS简介 HLS是高层综合（High level Synthesis） 是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言 与VHDL或者verilog的比较 优点：用高级语言完成期望在硬件电路上实现的功能，更加抽象和容…
2021/5/22 20:29:16 人评论 次浏览
