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查询Tags标签： verilog，共有 72条记录-
新的起点
一、昨天、今天、明天 人在不同的阶段有对应的经历，影响自己的想法，选择。 对从前的自己，正视一下，笑一笑，有所感悟，也感觉还行。 每个人都有过遗憾，回头看一眼从前走过的路，直的，弯的，心想，这就是我自己。重新写博客的想法，是来自bilibili某up主的启发。 我开…
2021/7/25 23:46:24 人评论 次浏览 -
新的起点
一、昨天、今天、明天 人在不同的阶段有对应的经历，影响自己的想法，选择。 对从前的自己，正视一下，笑一笑，有所感悟，也感觉还行。 每个人都有过遗憾，回头看一眼从前走过的路，直的，弯的，心想，这就是我自己。重新写博客的想法，是来自bilibili某up主的启发。 我开…
2021/7/25 23:46:24 人评论 次浏览 -
【入门学习四】基于 FPGA 使用 Verilog 实现串口回传通信代码及原理讲解
目录 一、相关知识二、模块设计三、代码设计3.1 串口接收模块3.2 控制模块3.3 串口发送模块 四、FIFO 核引用五、管脚定义及结果展示上一篇博文：【入门学习三】基于 FPGA 使用 Verilog 实现按键状态机代码及原理详解本文内容：从 PC 上位机通过 COM 发送数据给 FPGA ，FP…
2021/7/15 23:12:44 人评论 次浏览 -
【入门学习四】基于 FPGA 使用 Verilog 实现串口回传通信代码及原理讲解
目录 一、相关知识二、模块设计三、代码设计3.1 串口接收模块3.2 控制模块3.3 串口发送模块 四、FIFO 核引用五、管脚定义及结果展示上一篇博文：【入门学习三】基于 FPGA 使用 Verilog 实现按键状态机代码及原理详解本文内容：从 PC 上位机通过 COM 发送数据给 FPGA ，FP…
2021/7/15 23:12:44 人评论 次浏览 -
【数字系统】组合逻辑电路设计：4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA
一、 实验要求 1. 编码／译码器的设计与实现；比较器的设计与实现；全加器的设计与实现； 2. 在Quartus II 环境下，运用Verilog HDL 语言进行编程开发，并完成对电路工作情况的仿真模拟； 3. 完成配置程序的下载，并在开发板上对程序进行功能验证。 二、 实验过程步骤 1、…
2021/7/9 22:36:25 人评论 次浏览 -
【Sublime】Ubuntu下为 Sublime 配置 Verilog 语法检查插件
文章目录 一、SublimeLinter 插件介绍二、SublimeLinter 在Linux下的配置安装配套的 iverilog配置插件一、SublimeLinter 插件介绍 SublimeLinter 在我之前的一篇博客中有过介绍，并提供了语法检查插件 SublimeLinter-contrib-iverilog 在 Windows 下的安装方法。链接点击…
2021/7/7 7:06:49 人评论 次浏览 -
gvim for verilog简易配置
文章目录前言 一、gvim的主题和字体资源 二、gvim编辑器基本配置 三、gvim针对verilog配置 总结前言 分别介绍了gvim的主题和字体资源推荐，gvim编辑器基本配置和针对verilog的配置。以下为正文 一、gvim的主题和字体资源 1、主题（color scheme）资源在gvim官网中，提供了…
2021/7/2 6:23:22 人评论 次浏览 -
整数除法verilog代码支持pipeline
在sgbm算法中用到，算是经过考验过的， 可以到我的github页面下载modelsim仿真工程 http://github.com/tishi43/divmodule div_by_shift_sum #( parameter WidthD0=64, parameter WidthD1=32, parameter WidthQ=WidthD0+WidthD1)( input wire …
2021/6/30 23:56:43 人评论 次浏览 -
2021-06-26
1实验目标 实验二:Verilog HDL（第二版）数字系统设计及仿真十二章选题6 2实验步骤 第一步 建立好需要的源代码和测试代码 第二步 编译源代码 第三步 编辑Assignments 接下来 3实验截图 第一个方法 第二个方法 4实验代码（略） Verilog HDL（第二版）数字系统设计及仿…
2021/6/26 23:59:54 人评论 次浏览 -
基于FPGA的AD7606采集程序设计Verilog 开发
部分代码设计 （末尾附文件） `timescale 1ns / 1ps // // Module Name: ad7606 // module ad7606(input clk, //50mhzinput rst_n,input [15:0] ad_data, //ad7606 采样数据input ad_busy, //a…
2021/6/1 20:21:08 人评论 次浏览 -
VGA协议与图像输出Verilog编程
一、实验要求 练习基于VGA的图像显示，了解VGA协议。 二、实验步骤 本次实验采用现有工程进行验证（EP4CE115F29C7） 1.使用 Quartus II 打开工程，进入 vga_colorbar.v 文件内进行代码修改 将原有代码替换为以下代码： module vga_colorbar( OSC_50, //原CLK2_50时钟…
2021/5/31 22:21:28 人评论 次浏览 -
verilog参考答案
文章目录 一、基本运算器1.一位全加器2.无符号8位二进制数加法器3.八位减法器4.定点二进制数的补码加减法运算器 二、编码器和译码器1.编码器2.译码器 三、组合逻辑电路入门1.三人表决电路2.多路选择器 四、组合逻辑电路进阶1.半加器2.全加器3.显示译码器 五、时序逻辑电路…
2021/4/30 18:57:21 人评论 次浏览
