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查询Tags标签： verilog，共有 72条记录-
FPGA | Verilog 实现矩阵乘法（附源码）
最近需要用 verilog写一个矩阵乘法的简单模块我写的是 3 * 3 的、数值位宽为 [3:0] （0-15）的矩阵乘法，你完全可以根据你的板子资源加以更改：Verilog代码`timescale 1ns / 1psmodule mm(A,B,Result); input [35:0] A; // 行*列*数据位宽 3*3*4 inpu…
2022/11/11 23:24:00 人评论 次浏览 -
verilog基础
位宽： 在芯片设计中，可以理解位连接的线路，位宽数表示线路数量； 芯片内部寄存器：芯片内部由1bit的寄存器组合构成不同位宽寄存器 verilog基础数据类型： wire 线网 ：表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动；wire interrup；wire flag1, flag2;w…
2022/9/5 23:25:40 人评论 次浏览 -
verilog中testbench仿真时钟的生成
一、普通时钟信号： 1、基于initial语句的方法： parameter clk_period = 10; reg clk; initial begin clk = 0; forever #(clk_period/2) clk = ~clk; end 2、基于always语句的方法： parameter clk_period = 10; reg clk; initial clk = 0; always #(c…
2022/7/28 23:30:39 人评论 次浏览 -
开发板FPGA电机控制源码(verilog+nios2架构)FPGA电机控制源码, 方案为单FPGA方案才用底层verilog
开发板FPGA电机控制源码(verilog+nios2架构)FPGA电机控制源码, 方案为单FPGA方案才用底层verilog + 应用层nios2的软件架构，很具有学习价值。 包括编码器模块算法， 坐标变换算法， 矢量调制算法等等。 注：此代码不适合新手小白。 YID:1611669469428085西南害羞的贝母
2022/7/15 14:50:56 人评论 次浏览 -
Verilog--数据类型
在 Verilog 语言中，主要有三大类数据类型：寄存器数据类型、线网数据类型和参数数据类型。 从名称中，我们可以看出，真正在数字电路中起作用的数据类型应该是 寄存器数据类型和线网数据类型。 寄存器类型：寄存器表示一个抽象的数据存储单元，通过赋值语句可以改变寄存…
2022/1/29 23:37:57 人评论 次浏览 -
07-Vector-向量翻转
Verilog HDL（HDLBits） Verilog Language Basic 07-Vector-向量翻转 Given an 8-bit input vector [7:0], reverse its bit ordering.（将该向量翻转，第一位变最后一位，倒数第二变第二，以此类推） module top_module( input [7:0] in,output [7:0] out );/* integer i…
2022/1/27 23:07:06 人评论 次浏览 -
【Verilog基础】Verilog中的逻辑值
在二进制计数中，单比特逻辑值只有“0”和“1”两种状态，而在 Verilog 语言中，为了对电路了进行精确的建模，又增加了两种逻辑状态，即“X”和“Z”。 当“X”用作信号状态时表示未知，当用作条件判断时（在 casex 或 casez）表示不关心；“Z”表示高阻状态，也就是没有…
2022/1/7 23:05:08 人评论 次浏览 -
【Verilog基础】Verilog中的逻辑值
在二进制计数中，单比特逻辑值只有“0”和“1”两种状态，而在 Verilog 语言中，为了对电路了进行精确的建模，又增加了两种逻辑状态，即“X”和“Z”。 当“X”用作信号状态时表示未知，当用作条件判断时（在 casex 或 casez）表示不关心；“Z”表示高阻状态，也就是没有…
2022/1/7 23:05:08 人评论 次浏览 -
（17）Verilog时钟与复位激励-基本语法（五）（第4天）
（17）Verilog时钟与复位激励-基本语法（五）（第4天） 1 文章目录 1）文章目录 2）FPGA初级课程介绍 3）FPGA初级课程架构 4）Verilog时钟与复位激励-基本语法（五）（第4天） 5）技术交流 6）参考资料 2 FPGA初级课程介绍 1）FPGA初级就业课程共100篇文章，目的是为了让…
2022/1/1 23:15:17 人评论 次浏览 -
（17）Verilog时钟与复位激励-基本语法（五）（第4天）
（17）Verilog时钟与复位激励-基本语法（五）（第4天） 1 文章目录 1）文章目录 2）FPGA初级课程介绍 3）FPGA初级课程架构 4）Verilog时钟与复位激励-基本语法（五）（第4天） 5）技术交流 6）参考资料 2 FPGA初级课程介绍 1）FPGA初级就业课程共100篇文章，目的是为了让…
2022/1/1 23:15:17 人评论 次浏览 -
Verilog 电子秤设计
能跑就行系列。。。 功能 单次计价：输入物品的重量、单价，显示物品的总价（=重量*单价）。累计计价：第一次按下累计按键，记住当前物品的总价（当前物品记为物品1），数码管依次显示: AC 次数 应付总价继续输入物品2的重量、单价…
2021/12/26 23:37:27 人评论 次浏览 -
Verilog 电子秤设计
能跑就行系列。。。 功能 单次计价：输入物品的重量、单价，显示物品的总价（=重量*单价）。累计计价：第一次按下累计按键，记住当前物品的总价（当前物品记为物品1），数码管依次显示: AC 次数 应付总价继续输入物品2的重量、单价…
2021/12/26 23:37:27 人评论 次浏览 -
36行Verilog写了个电脑:-)
module cpu(input[31:0] clk, input[55:0] rom); reg[7:0] inst; // instruction reg[1:0] op; // op code reg ri; // register index reg[4:0] immd; // immediate number reg[4:0] rf[2]; // register file wire s; …
2021/12/25 6:07:34 人评论 次浏览 -
36行Verilog写了个电脑:-)
module cpu(input[31:0] clk, input[55:0] rom); reg[7:0] inst; // instruction reg[1:0] op; // op code reg ri; // register index reg[4:0] immd; // immediate number reg[4:0] rf[2]; // register file wire s; …
2021/12/25 6:07:34 人评论 次浏览 -
Verilog学习之路（4）— Verilog HDL的程序设计语句
Verilog HDL的程序设计语句 一、连续赋值语句 连续赋值语句通常用来描述组合逻辑电路，连续赋值的目标类型主要是标量线网和向量线网两种，标量线网如“wire a,b;”，向量线网如“wire [3:0] a,b”。连续赋值语句还可分为显示赋值语句和隐式连续赋值语句。 如下所示为显示…
2021/12/18 17:21:41 人评论 次浏览
